I3CPAC+Exercise+2

toc =Readcycle= OMAP Timing diagram:

DM9000 Timing diagram: DM9000 Timing table:


 * CSONTIME -** CS I assertion time from start cycle time
 * __0 ns__**, da CS# og CMD ligger oveni hinanden på diagrammet.

OEONTIME > T1 og vælges til én clk mere end T1 T1 er min. 0 ns, og derfor er **__OEONTIME = 10 ns el. 1clk__**
 * OEONTIME -** nOE assertion time from start cycle time

t OEOFFTIME ﻿> T1 + T2 (IOR# width) T2min = 10 ns, fundet på tabellen ovenfor dvs. at OEOFFTIME skal være over 20 ns og vælges til én clockcycle mere end 20 ns.
 * OEOFFTIME -** nOE de-assertion time from start cycle time


 * __OEOFFTIME = 30 ns, eller 3 clk.__**

Tiden fra start cycle til data ikke længere er gyldige/asserted for read-access.
 * CSRDOFFTIME** - CS I de-assertion time from start cycle time for read accesses

T1 + T2 + T5min => CSRDOFFTIME > 1 clk + 2 clk + 0 = 3clk og vælges derfor til **__4clk el. 40ns__**

RDACESSTIME > T1 + T3 = 10ns + 0.3ns og vælges derfor til __**20 ns el. 2 clk**__
 * RDACESSTIME -** Delay between start cycle time and first data valid

RDCYCLETIME > T1 + T2 + T6 = 10ns + 20ns + 20ns og vælges derfor til **60ns el. 6clk**
 * RDCYCLETIME -** Total read cycle time

T6 - T5 - T1 = 30ns - 10ns - 10ns = **10 ns el. 1clk**
 * CYCLE2CYCLEDELAY -** Chip-select high pulse delay between successive accesses

=Writecycle=

OMAP write timing

DM9000 write timing

DM9000 timing table

WEONTIME > T1min(0ns) og vælges derfor til __**10ns el. 1 clk**__ og T1 = 10ns.
 * WEONTIME -** nWE assertion time from start cycle time

WEOFFTIME > T1 + T2min = 10ns + 10ns og vælges derfor til __**30ns el. 3 clk**__ og T2 = 20ns.
 * WEOFFTIME** - nWE de-assertion time from start cycle time

CSWROFFTIME > T1 + T2 + T5min = 10ns + 20ns + 0ns og vælges derfor til __**40ns el. 4 clk**__ og T5 = 10ns
 * CSWROFFTIME -** CS I de-assertion time from start cycle time for write accesses

WRCYCLETIME > T1 + T2 + T6min(data) = 10ns + 20ns + 20ns og vælges til __**60ns el. 6 clk**__ og T6 = 30ns
 * WRCYCLETIME -** total write cycle time

CYCLE2CYCLEDELAY = T6 - T5 - T1 = 30ns - 10ns - 10ns = __**10ns el. 1 clk**__
 * CYCLE2CYCLEDELAY -** Chip-select high pulse delay between successive accesses